`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2022/03/16 15:49:39
// Design Name: 
// Module Name: Data_Ext
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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`include "Parameters.v"
import Params::*;

module Data_Ext(
input logic [1:0] LoadByteSelect,
input LoadType RegWrite,
input logic [31:0] In,
output logic [31:0] Out
    );
//RegWrite决定读取的字还是半字还是字节
//LoadByteSelect决定读取哪个半字、哪个字节
always_comb
begin
    case(RegWrite)
        LW:Out=In;
        LH:begin
            case(LoadByteSelect)
               2'b00:Out={{16{In[15]}},In[15:0]};
               2'b01:Out={{16{In[23]}},In[23:8]};
               2'b10:Out={{16{In[31]}},In[31:16]};
               2'b11:Out=0;                                     //错误
            endcase
        end
        LHU:begin
            case(LoadByteSelect)
               2'b00:Out={16'd0,In[15:0]};
               2'b01:Out={16'd0,In[23:8]};
               2'b10:Out={16'd0,In[31:16]};
               2'b11:Out=0;                              //错误
            endcase
        end
        LB:begin
            case(LoadByteSelect)
               2'b00:Out={{24{In[7]}},In[7:0]};
               2'b01:Out={{24{In[15]}},In[15:8]};
               2'b10:Out={{24{In[23]}},In[23:16]};
               2'b11:Out={{24{In[31]}},In[31:24]};
            endcase
        end
        LBU:begin
            case(LoadByteSelect)
               2'b00:Out={24'd0,In[7:0]};
               2'b01:Out={24'd0,In[15:8]};
               2'b10:Out={24'd0,In[23:16]};
               2'b11:Out={24'd0,In[31:24]};
            endcase
        end
        default:Out=In;
    endcase
end
endmodule
